ترجمه فارسی بررسی همه‌ SoC های برنامه ریزی Zynq–7000 به همراه مقاله انگلیسی

بخشی از ترجمه فارسی مقاله:

بوت PS و پیکربندی دستگاه
دستگاه های Zynq-7000 و Zynq-7000S از یک فرایند پردازش بوت چند مرحله ای استفاده می کنند که از بوت ایمن و غیر ایمن پشتیبانی می کند. PS سرور فرایند پیکربندی و بوت است. برای یک بوت ایمن ، PL باید روشن شود تا استفاده از بلوک ایمن واقع درونPL، که رمز گشایی / اهراز هویت 256 بیت AES و SHA را فراهم می کند. پس از ریست، پین حالت دستگاه به عنوان خوانده شده برای تعیین دستگاه بوت اولیه مورد استفاده قرار گیرد:: NOR، NAND، SPIچهارگانه ، SD، و یا JTAG. JTAG تنها می تواند به عنوان یک منبع بوت غیر امن استفاده می شود و برای اهداف اشکالزدایی در نظر گرفته شده است. یکی از CPUهای ARM Cortex-A9 کد را بر روی تراشه ی ROM و کپی های مرحله ی اول بارگذاری(FSBL) از دستگاه بوت در OCM اجرا می کند و پردازشگر FSBL را اجرا می کند. Xilinx نمونه هایی از FSBLرا تامین می کند یا کاربران خود آن را ایجاد می کنند. FSBL بوت PS را آغاز می کند و PL را پیکربندی می کند. FSBL بوت PS را آغاز می کند و می تواند بار و پیکربندی PL، و یا پیکربندی PL را به مرحله بعد به تعویق بیندازد
FSBL معمولا یک نرم افزار کاربر و یا اختیاری دوم بارگیری مرحله بوت (SSBL) مانند U-بوت را بارگیری می کند.
کاربران از SSBL ،Xilinx یا شخص ثالث را بدست می آورند، یا آنها می توانند SSBL خود را ایجاد کنند. SSBL فرایند بوت توسط کد بارگذاری از هر یک از دستگاه های بوت اولیه و یا از منابع دیگر مانند USB، اترنت، و غیره را ادامه می دهد.اگر FSBL نتواند PL راپیکربندی کند SSBL می تواند این کاررا انجام دهد ، و یا دوباره پیکربندی می تواند به مرحله بعد به تعویق بیفتد. کنترل رابط حافظه ثابت NAND) ، NOR،یا SPIچهارتایی) با استفاده از تنظیمات پیش فرض پیکربندی شده است.
به منظور بهبود سرعت پیکربندی دستگاه، این تنظیمات را می توان با اطلاعات ارائه شده در هدر تصویر بوت تغییر اصلاح کرد.
تصویر ROM بوت، پس از بوت کاربر قابل خواندن و یا بازخوانی نیست.
پشتیبانی اشکال زدایی سخت افزار و نرم افزار
سیستم اشکال زدایی مورد استفاده در خانواده Zynq-7000 بر اساس معماری ARM CoreSight بنا نهاده شده است. این سیستم از اجزای ARM CoreSight از جمله یک بافر تعبیه شده ردیابی (ETB)، یک ماکروسل برنامه ردیابی (PTM)، و یک ماکروسل اثری ابزار (ITM). استفاده می کند. این راهنمای ویژگی های مسیریابی همچنین نقاط شکست و محرک سخت افزار را فعال می سازد. منطق برنامه ریزی می تواند با تحلیلگر منطق تجمیعی اشکال زدایی شود.
پورت های اشکال زدایی
دو پورت JTAG موجود هستند و می توانند با یکدیگر زنجیره شوند یا بطور جداگانه استفاده شوند. وقتی با یکدیگر زنجیره می شوند، یک پورت مجزا برای دانلودهای کد پردازشگر ARM و عملیات کنترل زمان اجرا، پیکربندی PL، و اشکال زدایی PL با نرم افزار تجزیه و تحلیل منطقی تعبیه شده ChipScope ™ اشکال زدایی می شود.این ابزارهایی همچون کیت توسعه ی نرم افزار Xilinx(SDK) و تحلیلگر ChipScope Pro را برای سهیم کردن یک کابل دانلود مجزا از Xilinx فعال می سازد. وقتی یک زنجیره ی JTAG تقسیم می شود، یک پورت برای پشتیبانی PS استفاده می شود، از جمله دسترسی مستقیم به رابط ARM DAP. این رابط CoreSight امکان استفاده از اشکال زدایی و توسعه نرم افزار ابزار ARM سازگار مانند توسعه استودیو 5 (DS-5 ™) را فعال می سازد.
پورت JTAG دیگر پس از آن می تواند توسط ابزار Xilinx را FPGA برای دسترسی به PL از جمله دانلود پیکربندی و اشکال زدایی بیت استریم PL با تجزیه و تحلیل منطقی یکپارچه مورد استفاده قرار گیرد. در این حالت، کاربران می توانند به شیوه ای مشابه FPGA مستقل برای دانلود، و اشکال زدایی PL اقدام کنند.
مدیریت قدرت
PS و PL از صفحه‌های قدرت مختلف قرار دارند. این PS و PL را قادر می‌سازد به ریل‌های قدرت مستقل، هریک با پین‌های منبع تغذیه خودش، متصل شود. اگر حالت خاموش PL مورد نیاز باشد، کاربر می‌تواند ریل‌های قدرت PS و PL را با یکدیگر متصل کند. وقتی که PS در حالت خاموش است، PL را در شرایط ریست دائمی نگه می‌دارد. کنترل قدرت برای PL از طریق پین‌های خارجی در PL انجام می‌شود. مدار مدیریت قدرت خارجی می‌تواند برای کنترل قدرت استفاده شود، مدار مدیریت قدرت خارجی می‌تواند توسط نرم‌افزار و PS GPIO کنترل شود.